반도체에 관한 모든 것

반도체 물성과 소자 카테고리의 모든 내용들은 아래의 책을 기반으로 한다.

제목 : 반도체 물성과 소자(Semiconductor physics and devices), 3판(3rd edition)

저자 : Donald A. Neamen

이 책으로 강의하는 대학들이 많은 것으로 안다. 나 또한 대학에서 이책으로 공부했고.. 참 좋은 책이다.

1. 고체의 결정 구조

고체는 아래 그림과 같이 크게 세 가지 형태로 구분된다. 반도체에서 가장 많이 쓰이는 물질은 실리콘이기 때문에 실리콘을 가지고 설명을 하겠다.

그림 1. 고체의 결정 형태 (a)비정질(amorphous), (b)다결정(poly-crystalline), (c)단결정(single crystal)

그림 2. 다결정 실리콘(poly-Si, 위쪽)과 단결정 실리콘(아래쪽)의 TEM 이미지. 점처럼 박힌 하얀색 동그란 원이 실리콘 원자이다. 다결정 실리콘의 경우 노란색 선으로 둘러쌓인 부분이 하나의 결정을 이루고 있고, 이러한 결정들이 여러개 모여있는 것을 볼 수 있다. 노란 선은 그레인 바운더리(grain boundary)라고 하고 결정과 결정 사이의 경계선을 의미한다. (출처 : Finding pinholes in carrier selective polycrystalline Si / crystalline Si contacts: like a needle in a haystack)

그림 3. 단결정 실리콘(c-Si)과 비정질 실리콘(a-Si)의 TEM 이미지. 비정질 실리콘은 배열성, 규칙성이 없다. (출처 : Influence of post-hydrogenation upon electrical, optical and structural properties of hydrogen-less sputter-deposited amorphous silicon)

잠깐 딴 얘기로 새면 우리는 TEM(Transmission Electron Microscopy, 전자투과현미경) 이라는 측정 장비를 통해 이제는 Si 원자 하나까지 볼 수 있는 세상에서 살고 있다. 정말 놀랍고 아름다운 세계이다.

2. 단결정, 다결정, 비정질 실리콘의 특징과 형성 방법

2-1) 단결정 실리콘

단결정 실리콘은 실리콘 원자가 규칙적으로 배열되어 있고 각 원자들마다 공유 결합을 이루고 있기 때문에 매우 안정적인 구조이다. 또한 전자들이 실리콘 내에서 이동할 때 큰 장애물들이 없기 때문에 세 가지 형태 중 전자의 이동도가 가장 높다. (이동도 관련해서는 챕터 5에서 자세히 설명 드리겠다.)

현재 단결정 실리콘을 만드는데 쓰이는 방법은 딱 한가지 방법만 있다. 바로 쵸콜라스키 방법(Czochralski method)이다.

쵸콜라스티 방법은 석영 도가니 안에 다결정 실리콘 덩어리들을 넣고 녹인 후, 단결정 실리콘 막대기를 녹아있는 실리콘 표면에 살짝 담근다. 이 후에 막대기를 빙글빙글 돌리면서 천천히 뽑아 내면 막대기 끝에 묻어있던 실리콘들이 서서히 식으면서 고체화 되고 이것을 끝까지 뽑으면 원뿔모양의 큰 실리콘 덩어리가 나온다. 이것이 바로 잉곳(ingot)이고 이 잉곳을 잘라 원판 형태로 만든것이 웨이퍼(wafer)이다.

그림 4. 잉곳과 웨이퍼 (출처 : https://www.svmi.com/silicon-wafers/grade/ingot-featured-image/)

그런데 다결정 실리콘이 어떻게 단결정의 잉곳으로 만들어지냐면 다결정 실리콘은 도가니 안에서 녹아 있기 때문에 원자들의 움직임이 매우 활발하다. 이 때 단결정의 막대기를 표면에 담그고 위로 뽑으면서 서서히 식히면 녹아 있던 실리콘 원자들이 단결정 실리콘 막대기의 원자 배열을 따라 식으면서 단결정의 실리콘 고체가 되기 때문이다.

쵸콜라스키 방법을 설명하면서 잠깐 웨이퍼가 언급이 되었는데 단결정 실리콘이 그럼 어디에 쓰이느냐. 모든 반도체의 시작이 바로 이 단결정 실리콘 웨이퍼이다. 웨이퍼 위에서 반도체의 모든 것들이 만들어지고 구현되는 것이다. 이 웨이퍼가 만들어지는 전체 공정 동영상을 첨부한다.

https://www.sksiltron.com:447/wafer/process_01.jsp?imgnum=13&fpagenum=0

(출처 : SK실트론 홈페이지)

2-2) 비정질 실리콘

비정질 실리콘은 앞서 설명한대로 실리콘 원자가 무질서하게 배열되어 있는 구조이기 때문에 전자가 이동하다 어딘가에 부딪히거나 속박당할 수 있다. 따라서 전자의 이동도가 가장 낮다. 비정질 실리콘은 이동도가 낮다는 단점이 있지만 이것을 상쇄할만한 가장 큰 장점이 있는데 만들기가 쉽고 생산 비용이 셋 중에서 가장 싸다는 점이다. 비정질 실리콘은 LCD나 디스플레이에 들어가는 TFT(thin film transistor, 박막 트랜지스터)소자를 만드는데 쓰인다.

비정질 실리콘을 만드는 방법은 실리콘 웨이퍼 위에 CVD(chemical vapor deposition, 화학적 기상 증착)나 PVD(physical vapor deposition, 물리적 기상 증착)라는 방법을 통해서 얻을 수 있다. 증착 공정 관련된 자세한 내용은 따로 포스팅 하겠다.

2-3) 다결정 실리콘

다음은 다결정 실리콘이다. 내가 왜 다결정 실리콘을 맨 마지막에 소개했냐면 비정질 실리콘에 단순히 높은 에너지를 가해주면 다결정 실리콘을 얻을 수 있기 때문이다. 높은 에너지를 주는 방법은 크게 두 가지로 나뉜다. SPC(solid phase crystallization, 고상 결정화)와 ELA(eximer laser annealing, 엑시머 레이저 열처리) 방법이다.

실리콘 원자가 무작위적으로 배열되어 있는 비정질 실리콘에 어떤 방법으로든 높은 에너지를 가해주게 되면 (반도체 공정에서 어떤 물질에 대해 높은 에너지를 가해주는데 가장 많이 쓰이는 방법은 열을 가해주는 것이다. 여러 에너지 중, 열 에너지는 생성시키기가 가장 쉽고 비용도 적게 들기 때문이다.) 실리콘 원자들이 그 에너지를 받아 원자들이 진동하면서 (원자들의 떨림(진동)에 대한 이론은 고체물리학에서 자세히 다룬다.) 서로 움직일 수 있는 힘을 받고 이러한 실리콘 원자들의 재배열로 서서히 결정화가 이루어지고 위의 TEM 이미지와 같은 다결정 실리콘을 얻을 수 있다.

다결정 실리콘의 이동도는 단결정보다는 낮고 비정질보다는 높다. 다결정 실리콘 안에서 전자가 이동할 때 가장 큰 장애물은 grain boundary이다. 다결정 실리콘 역시 비정질 실리콘과 마찬가지로 LCD나 디스플레이 안에 들어가는 TFT 소자를 만드는데 쓰이지만 비정질 실리콘과 쓰이는 곳에는 차이가 있다. 비정질 실리콘은 값이 싸고 다결정 실리콘을 만들때와 같은 높은 온도의 열처리 공정이 필요 없기 때문에 대면적의 기판위에서 안정적으로 TFT 소자를 만들 수 있다. 하지만 다결정 실리콘의 경우엔 일단 추가 열처리 공정이 들어가기 때문에 비용이 비싸고 대면적의 기판위에서 생성시키기에 많은 제약이 따른다. 따라서 다결정 실리콘이 주로 쓰이는 곳은 스마트폰이나 기타 소형 디스플레이의 TFT 제작에 쓰인다.

전자의 이동도

단결정 실리콘 > 다결정 실리콘 > 비정질 실리콘

제작 비용 (또는 단가, 비용이 높은 순)

단결정 실리콘 > 다결정 실리콘 > 비정질 실리콘

3. 밀러 지수 (Miller index)와 결정 방향

밀러 지수를 배우는 목적은 어떤 원자의 각 결정 방향에 따라 그 물질이 특성이 달라지기 때문이다. 실리콘 웨이퍼에서 가장 많이 볼 수 있는 세 가지 밀러 지수 평면을 그림 5에서 볼 수 있다. 이 평면을 격자 평면 (lattice plane)이라고도 하는데 격자(lattice)는 결정이 규칙적으로 배열되어 있는 것을 뜻한다.

그림 5. 세 가지 격자 평면 (a) (100)평면 (b) (110)평면 (c) (111)평면 (출처 : https://www.texaspowerfulsmart.com/plasma-etching/float-zone-fz-crystal-growth.html)

밀러 지수를 구하는 방법은 그림 5 (a)를 보면 검은색 평면이 x 축만 통과하고 y축과 z축은 어느 점에서든 만나지 않는다. 이 교차점을 x=1 (격자점과 격자점간의 최소 거리는 기본적으로 1로 가정한다.) y = 무한대, z = 무한대로 둘 수 있고, 이것의 역수를 취하면 (1, 1/무한대, 1/무한대)로 나타낼 수 있고 1/무한대 = 0 이기 때문에 (1,0,0)이 된다. 이것을 밀러 지수라고 한다. 처음 교차점에서 역수를 취한 이유는 무한대의 사용을 피하기 위함이다. 내용이 쉽게 이해되지 않는 분들은 교제의 예제 1-2를 참조하시면 좀 더 쉽게 이해할 수 있을것이다.

그림 6. 실리콘 격자의 세 가지 격자 평면을 위에서 본 모습 (a) (100)평면 (b) (110)평면 (c) (111)평면 (출처 : https://www.texaspowerfulsmart.com/plasma-etching/float-zone-fz-crystal-growth.html)

그림 6은 세 가지 결정 방향을 가지는 웨이퍼의 표면을 확대한 모습이라고 생각하면 좀 더 쉽게 이해할 수 있다. 우리가 밀러 지수를 배우는 목적을 앞서 결정 방향에 따른 물질의 특성이 달라지기 때문이라고 하였는데 더 자세히 설명하면

1. 결정 방향에 따라 소자의 이동도가 달라진다.

전자 이동도는 (100) > (111) > (110) 순으로 빠르고

정공의 이동도는 (110) > (111) > (100) 순으로 빠르다.

2. 결정 방향에 따라 증착 물질간의 계면 상태가 바뀔 수 있다.

계면 (interface)이란, 어떤 한 물질과 다른 물질이 만났을 때 (ex. 실리콘 웨이퍼 위에 어떤 물질을 증착했을 때,) 그 닿은 면을 뜻한다. (그림 7 참조).  이 계면 상태는 반도체 소자의 전기적 특성 관점에서 매우 중요한데, 계면 상태가 좋지 않으면 전기적 특성도 나빠질 가능성이 크다. 일반적으로 원자간 거리가 비슷하거나 격자 상수가 비슷한 두 물질간의 계면 상태는 좋다. 그림 6을 보면 (100)과 (110) 웨이퍼의 실리콘 원자간의 거리가 다른 것을 볼 수 있다. ((100)이 (110)보다 실리콘 원자의 밀도가 좀 더 높아 보인다.) 이것을 더 자세히 말하면 (100) 웨이퍼 위에 어떤 물질을 증착했을 때, 이 물질이 (100) 웨이퍼와 격자 상수나 기타 여러가지 조건이 잘 충족된다면 이 물질은 (100)웨이퍼 위에서 계면 상태가 좋을 수 있다. 하지만 반대로 이 물질은 여러 이유에 의해 (110) 면과는 계면상태가 나쁠 수 있다.

정리하자면

어떤 물질은 (100)면과 궁합이 잘 맞아 계면 상태가 좋을 수 있고 어떤 물질은 (110)면과 궁합이 잘 맞아 계면 상태가 좋을 수 있다.

그리고,

 계면 상태가 좋다 = 두 물질간 격자 상수나 원자간 거리가 비슷하다.  = 최종적으로 만들어지는 소자의 전기적 특성이 좋다.

로 정리할 수 있을 것이다.

그림 7. 단결정 실리콘 위에 SiO2의 TEM 단면 이미지. 이 두 물질간 사이를 계면이라고 한다. (출처 : http://slideplayer.com/slide/2412042/)

마지막으로 (100)면과 (111)면의 웨이퍼를 쪼갰을 때, 쪼개지는 방향성에 대한 동영상이 있어 첨부한다. 1:06초 부터 시청하면 된다. 동영상에서 왼쪽 웨이퍼가 (100)면이고 오른쪽 웨이퍼가 (111)면이다.

4. 다이아몬드 구조

실리콘 원자는 다이아몬드 결정 구조를 갖는다. 아래 그림과 같이 생겼다. 참고만 하고 넘어가자.

그림 8. 실리콘 원자의 다이아몬드 결정 구조. 단결정 실리콘 웨이퍼는 이 결정구조가 상하좌우로 무한대로 배치되어 있다. (출처 : https://www.tf.uni-kiel.de/matwis/amat/iss/kap_4/illustr/i4_2_1.html, https://www.quora.com/How-can-diamonds-be-so-stable-despite-having-a-very-poor-packing-efficiency)

5. 고체의 결함과 불순물

고체의 불순물의 종류에는 크게 공공(vacancy), 침입(interstitial), 치환(substitution), 여기까지를 점결함(point defect)으로 부르고 선결함(line defect)인 선전위(line dislocation)로 나뉜다. 각각의 결함에 대한 정의는 책을 보면 쉽게 이해할 수 있으니 그림으로 대체하고 이러한 반도체 결함들이 반도체 소자에 어떻게 영향을 미치는지 간단히 알아보고 넘어가겠다.

그림 9. 고체에서 볼 수 있는 여러가지 결함의 종류. a가 침입형, b,g가 선전위, d가 공공, h가 치환형 결함이다. (출처 : https://www.tf.uni-kiel.de/matwis/amat/def_en/)

고체 '결함'이라고 하니 일반적으로는 결함이 있으면 안좋은거 아닌가? 라고 생각할 수 있겠지만 꼭 그렇지만은 않다. (물론 일반적으로 결함이 없는 것이 좋다.) 우리가 이 결함들을 배우는 목적은 역시나 이러한 결함들에 의해 반도체 소자의 전기적 특성이 변하기 떄문이다. 다르게 말하면 우리가 이 결함들을 자유자재로 컨트롤 할 수 있다면 전기적 특성 또한 우리가 원하는 대로 컨트롤 할 수 있다는 얘기가 된다.

가령 공공결함 같은 경우는 투명 디스플레이의 TFT 채널층으로 쓰이는 산화물 반도체(대표적으로 IGZO)가 반도체의 역할을 할 수 있게 해주는 것이 바로 이 공공결함 때문이다. 그리고 치환형 결함의 대표적인 예시는 바로 불순물 도핑이다. 이 내용들은 뒷 챕터에서 더 자세히 설명하겠다.

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1. 전하(charge)란?

전하의 사전적 정의.

-> 물질이 가지고 있는 고유한 전기적 성질.

쉽게 생각하자.

수소 원자를 예로 들어보면 수소 원자 안에 핵이 있고 그 주변을 한개의 전자가 돌고 있다. 핵은 + 즉, 양의 성질을 가지고 있고 전자는 - 즉, 음의 성질을 가지고 있다. (전자를 왜 음의 전하로 정의했는지는 역사적 배경이 있지만 여기서는 넘어가도록 하자.) 이렇게 양과 음의 전기적인 성질을 띄고 있는 물질을 전하라고 한다. 간단히 원자핵은 양전하를 띄고 전자는 음전하를 띈다고 보면 된다.

그림 1. 수소 원자. 수소 원자핵은 양전하이고 그 주변을 돌고 있는 전자는 음전하이다.

2. 전압(voltage)이란?

아래는 전압의 사전적 정의이다.

-> 1 C의 전하가 1 J의 에너지를 얻거나 잃을 때의 전위차를 1 V로 정의한다.

어떤 단위에 대한 사전적 정의는 보통 머릿속으로 잘 와닿지가 않는다. 1 C의 전하는 어느정도의 양이고 1 J의 에너지는 어느정도의 에너지인가? 일단 넘어가고..

전압은 전위와 같은 말이다. 그리고 전위는 전기적 위치에너지라는 의미이다. (potential 이라고 한다.)  전자나 정공은 이 위치에너지에 의해 이동할 수 있는 힘을 받고 이것이 바로 전류가 흐르는 원리이다. 역시 간단히 생각하면 전자는 - 전하를 띄기 때문에 전압이 + 인 쪽으로 끌리게 되고 정공도 마찬가지로 - 전압으로 끌리게 된다.

그리고 반도체에서 전압과 같은(또는 비슷한) 의미로 쓰이는 단어들이 무척 많아서 여기서 한꺼번에 정리하겠다.

전압 = 전위 = 전위차 = 포텐셜 = 바이어스(bias) = 전계(electric field)

전계는 바로 뒤이어 설명하겠다.

3. 전계(electric filed)란?

전계의 사전적 정의.

-> 전계는 각 지점에서의 단위 전하가 전기적으로 받는 힘의 크기와 방향을 나타낸 것이다.

수식은 다음과 같다.

여기서 d는 전압이 걸린 어떤 물질의 두께이다.

Electric filed를 우리말로 풀어쓰면 전기장이고 전기적인 힘이 작용하는 어떠한 '공간' 이라는 뜻이다. 이것은 눈에 보이지 않는 어떠한 전기적 힘이 작용하는 곳으로 볼 수 있다. (반도체가 어려운 이유중 하나는 눈에 보이는게 없다는 점이 아닐까.) 또한 전계의 방향은 항상 + 에서 -로 이동한다.

나는 전계와 전압을 같은 의미로 본다. 전계는 단지 +에서 -로 가려는 방향성만 고려하면 된다.

예를 들어 한 캐패시터 소자에 10 V의 전압을 걸어주었다고 가정하자. 캐패시터 전도체 한쪽은 +10 V가 인가될 것이고 반대쪽 전도체에는 0 V (이는 상대적으로 - 전압이 인가되었다고 볼 수 있다. 전압은 무조건 상대적이다.)가 인가될 것이다. 그럼 외부에서 걸어준 전압에 의해 +에서 - 쪽으로 전계가 발생한다. 또한 인가된 전압에 의해 유전체 안에는 쌍극자가 발생하여 내부적으로도 전위차가 발생하여 내부 전계가 발생한다. (캐패시터편 참조). 그리고 당연한 얘기지만 전계는 + 에서 -로 가는 힘이니까 반대로 전자는 전계 방향의 반대로 움직일 것이다.

그림 2. 외부 전압이 인가되기 전과 (왼쪽) 외부 전압이 인가된 후 생성된 전계를 표시한 그림 (오른쪽)

반도체에서 모든 소자는 전계의 힘에 의해 동작한다. 오죽하면 트랜지스터중 가장 많이 쓰이는 MOSFET에서 FET의 약자가 field-effect transistor(전계효과 트랜지스터)일까.

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1. 캐패시터란?

캐패시터는 영어로 capacitor, 한글로는 캐패시터 또는 커패시터, 콘덴서, 축전기 라고 한다. 반도체 전공 관련된 사람들 대부분은 캐패시터라고 읽으니 여기서도 캐패시터로 통일해서 글을 쓰겠다.

반도체 전공인 학생들이나 관련 종사자들은 수도 없이 듣는 용어이다. DRAM에서 캐패시터 크기가 어쩌고, 기생 캐패시턴스(parasitic capacitance)가 어쩌고..

일단 캐패시터의 구조부터 보자. 인터넷에서 쉽게 찾아볼 수 있다.

그림 1. 기본적인 캐패시터의 구조(왼쪽)과 회로에서 캐패시터를 나타내는 이미지 (오른쪽) (출처, wikipedia)

전도체 (conductive materials, 전기가 잘 통하는 물질, 그냥 금속이다.) 사이에 유전체 (dielectric materials, 또는 전기를 통하지 않게 하는 물질이라고 하여 절연막(insulator)이라고도 한다.)가 있는 구조를 캐패시터라고 한다. 전도체 양 끝단에는 전기가 잘 통하는 금속선을 연결한다. 매우 간단하다.

그림 2. 우리가 익히 알고있는 캐패시터의 모습들. (출처, wikipedia)

그림 3. DRAM에서 캐패시터의 모습. (출처. Titanium dioxide thin films for next-generation memory devices)

그럼 저게 어디에 쓰이느냐? 사실 캐패시터가 쓰이는 곳은 굉장히 많지만 이곳은 반도체만을 다루는 곳이기 때문에 철저히 반도체 관점에서 알아보겠다.

첫번째는 DRAM에서의 캐패시터이다. DRAM은 메모리 소자이기 때문에 캐패시터를 정보 저장 용도로 쓴다. 두번째는 MOS 캐패시터 구조이다. 이는 캐패시터의 사용 목적 보다는 MOSFET을 알기 위해 필수로 선행되어야 할 이론과 개념이다. DRAM과 MOS 캐패시터, MOSFET에 대해서는 나중에 상세히 포스팅 하겠다.

2. 캐패시터 동작의 이해

앞서 DRAM에서의 캐패시터 용도는 정보 저장을 위한 용도로 쓰인다고 했다. 그럼 캐패시터는 정보를 어떻게 저장할까? (사실 정보를 저장한다는 말이 잘 와닿지 않으실거다. 정보를 저장한다는 말은 곧 전자 (또는 정공(hole), 합쳐서 전하)를 어딘가에 저장시켜 전위차를 발생시키는 것이고, 이는 특정 전압에서 전류값이 바뀐다는 얘기고, 이것이 디지털 논리 회로로 변환되어 0과 1로 구분되게 하는 것을 뜻한다. 이는 메모리 소자에서 쓰기/지우기라고도 한다. 자세한 내용은 나중에 메모리 소자에서 포스팅 하겠다.)

아래 그림 4의 회로를 보자. 쉬운 이해를 위해 직류 전압으로 인가하는 것을 가정한다.

그림 4. 캐패시터가 달린 회로도

위에서 설명하였듯이 캐패시터의 구조는 전도체 사이에 유전체가 있다. 그리고 이 유전체는 전기가 잘 통하지 않는 물질이다. 따라서 캐패시터 양 끝단에 전압을 걸어주면 전류가 흐르지 않고 캐패시터의 양 끝단 전도체에 전자와 정공이 쌓이게 된다. 이것이 캐패시터가 충전되는 원리이다. 전자와 정공이 쌓이게 됨에 따라 캐패시터 자체적으로 또다른 전위차가 발생하였기 때문에 이 캐패시터 소자 자체적으로 전류를 발생시킬 수 있다. 

결국 여기서 중요한 것은 전자와 정공들이 캐패시터 소자의 양 끝단에 '모여'있다는 점이다. 즉 전하들이 저장되어 있는 것이다.

3. 캐패시턴스의 이해

캐패시턴스(capacitance, 정전 용량)란 어떤 한 캐패시터가 전하를 얼마나 많이 저장할 수 있는지를 나타내는 척도로써 수치화된 값이다. 당연히 캐패시턴스가 클수록 전하를 더욱 많이 저장할 수 있다. 보통 캐패시턴스는 C로 표현을 하고 그 결과값의 단위는 F(Farad, 패럿)이라는 단위를 쓴다. (ex. C = 1 F)

그럼 어떤 조건에서 큰 캐패시턴스를 얻을 수 있을까? 결론부터 말하면,

1. 캐패시터 소자의 면적이 넓을 수록 (A라고 표현)

2. 유전체의 두께가 얇을수록 (t 또는 d라고 표현)

3. 유전체의 유전율(Permittivity)이 클 수록 캐패시턴스 값은 커진다. 

(유전율은

또는 

라 쓰고 각각 입실론, 카파 라고 읽는다. 보통 입실론을 많이 쓰지만 비유전율을 나타내는 k는 뒤에 설명할 high-k와 low-k 설명을 위해 추가적으로 언급한다. 사실 입실론이나 카파나 동일한 의미로 통용된다.)

이걸 수식으로 나타내면

이다.

가령 내가 캐패시턴스값이 큰 캐패시터를 만들고 싶으면 단순히 면적을 넓히고 두께는 얇게하고 유전율이 큰 유전체를 쓰면 된다.

하지만 현대 반도체 공정에서의 몇가지 난제가 발생하는데..

1. 면적을 넓힌다 -> 무어의 법칙은 이미 깨졌지만 반도체 소자의 크기는 현재도 점점 줄어들고 있고 그에 따라 캐패시터의 크기도 줄여야 한다.

2. 유전체의 두께를 얇게 한다 -> 유전체의 두께가 일정 수준 이하가 되면 direct tunneling이라는 효과로 인해 누설 전류가 매우 커져 소자로서의 역할을 못한다. 즉 유전체가 유전체 역할을 하지 못해 전하들이 캐패시터를 그냥 통과하게 된다.

3. 유전율이 큰 유전물질을 사용한다 -> 많은 사람들의 노력으로 유전율이 큰 물질을 발견되었고 실제 상용화에 성공하였다. 예를 들면 HfO2나 ZrO2와 같은 물질들이다. 하지만 이보다 더 큰 유전율을 가지는 유전체를 찾기 힘들다. 나중에 더 상세히 포스팅 하겠지만 Si과 유전물질 사이의 계면 상태도 고려해야 하기 때문에 모든 조건에 부합하는 최적의 물질을 찾기 힘들다.

그럼 저 위의 문제들은 아직 해결하지 못한 문제인가? 몇몇은 이미 해결된 문제이고 몇몇은 아직도 해결중인 문제이다. 예를 들어 DRAM에서 캐패시터 면적을 넓히기 위해 원통형의 3D 구조로 제작되고 있는 중이다.

4. High-k와 Low-k 물질

위에서 유전율을 

또는 

라고 쓴다고 하였다. High-k 물질과 Low-k 물질은 문자 그대로 유전율이 높은 물질과 유전율이 낮은 물질을 의미한다. 그럼 높고 낮다의 기준점이 되는 유전율은 몇일까?

답은 

 = 3.9이다. 이 값은 순수한 SiO2의 유전율이다. 사실 SiO2 이 물질 하나만 가지고도 할 얘기가 너무 많은데 여기서는 간단히 설명한다. SiO2는 반도체 소자에서 매우 많이 쓰이는 유전체이고 굉장히 안정적이고 신뢰성있는 물질이다. 따라서 이 SiO2의 유전율 3.9를 기준점으로 잡고 유전율이 3.9보다 낮은 물질을 low-k 물질, 유전율이 3.9보다 높은 물질을 high-k 물질 이라고 한다. (재밌는 사실은 유전체를 사용하지 않고도 캐패시터도 만들 수 있다. 전도체 사이를 진공 상태로 만들면 이 또한 훌륭한 캐패시터이다. 이상적인 진공의 유전율은 1이다.)

캐패시턴스는 유전율이 높을수록 높다고 하였다. 그림 5를 보자.

그림 5. Low-k 물질로 만든 캐패시터와 (왼쪽) high-k 물질로 만든 캐패시터 (오른쪽)

차이가 보이시는가? low-k 물질은 유전체 안에 +/-된 타원의 숫자가 작은 방면 high-k 물질은 low-k 물질보다 타원의 숫자가 많다. +/-로 된 타원 하나의 이름을 쌍극자 (dipole) 이라고 부른다. high-k 물질은 이 쌍극자가 low-k 물질보다 많다는 것을 뜻한다. 또한 외부 전압에 의해 쌍극자가 발생하게 되면 중성인 원자들이 전압의 방향으로 배열되면서 내부 전위 (내부 전압)가 발생하게 된다. high-k 물질은 쌍극자가 많기 때문에 low-k 물질보다 더 큰 내부 전위가 발생하게 되고 이것은 결국 캐패시턴스 값이 커짐을 의미한다. 쌍극자에 대해 좀 더 설명해보자.

그림 6. 전압이 인가되기 전 유전체안의 원자와 (왼쪽) 전압이 인가된 후의 원자의 구조 (오른쪽).

전압이 인가되기 전에는 +전하를 띄는 원자핵과 그 주변을 -전하를 띄는 전자들이 끊임없이 돌고 있다. 이 원자는 전기적으로 중성이다. (그림 7 참조). 이 때 전압을 인가해주면 위에서 언급하였듯이 +전압 방향 쪽으로 -전하를 가지는 전자가 쏠리게 되고 자체적으로 약한 전위차가 발생하게 된다. 이러한 현상을 쌍극자라고 한다. 추가적인 설명을 위해 그림 7은 전압 인가 전과 후의 수소 원자에 대한 그림을 나타내었다.

그림 7. 전압이 인가되기 전 수소 원자 (왼쪽)와 전압이 인가된 후의 수소 원자의 구조 (오른쪽). 외부 전압이 인가되면 전자가 + 방향으로 끌리면서 쌍극자가 발생하게 되고 수소 원자 자체적으로 내부 전위 (=내부 전압)이 발생한다.

High-k 물질은 이러한 쌍극자를 많이 만들어낼 수 있는 물질이다. 모두 그런것은 아니지만 기본적으로 원자번호가 높은 금속 산화물 계열 물질들이 (ex. HfO2, ZrO2) 높은 유전율을 갖는다.

결국 high-k 물질을 사용하는 캐패시터에 외부 전압을 인가함에 따라 많은 쌍극자들이 형성되고 이것은 자체적인 전위차를 만들어 많은 전자와 hole들을 전도체 양 끝단에 묶어둘 수 있다. 이말은 즉 캐패시턴스 값이 커진다는 의미이다.

5. 번외 : 직류와 교류에서의 캐패시터

내가 학생 때, 캐패시터가 있는 회로에 교류 전압을 걸어주면 전류가 흐른다고 배웠다. 난 도저히 물성적으로 이해가 되지 않았었다. 캐패시터는 중간에 절연막이 있기 때문에 절대 전자가 이동할 수 없기 때문이었다. 

결국 전류라는 것은 전자의 이동이라는 것을 망각하고 있었다. 교류는 시간에 따라 +/-가 바뀌기 때문에 캐패시터가 충전되기 전에 전압의 극성이 바뀌면 캐패시터의 전도체에 살짝 모여있던 전자들이 다시 반대쪽으로 이동하고.. 이것이 무한 반복이 되다 보니 결국 전류가 흐르는 것이다.

그렇게 따지면 직류 역시 캐패시터가 충전되기 전 짧은 시간 동안 전류가 흐른다는 것을 알 수 있다.

마지막으로 아래 유튜브를 첨부한다. 직류와 교류에서의 캐패시터의 거동을 쉽게 잘 설명해 준 동영상이다.

다음 포스팅은 MOS 캐패시터의 이론과 개념에 대해 포스팅 하겠다.

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